🚀 go-pugleaf

Głosisz jakieś tezy niezgodne z tym co czytałem/co mnie uczyli o 
projektowaniu/działaniu elektroniki.

On 17.09.2012 16:49, no+spam@mail.invalid wrote:
> Nazwij to pierdołą (jakieś mA uciekają, tyle że PCtów są setki
> milionów), jednak zegar CPU nie staje na nic-nie-robiącej maszynie (ma
> dopiero na Atomie).
Nieprawda.

> Dowód przez empirię: wyłączam wszystkie urządzenia
> peryferyjne, I/O, zatrzymuję wykonanie obliczeń (jakiś RTOS, gdzie idle
> dostaje monopol).  Procesor nadal działa (w HLT) i pobiera niezerową
> energię.
Mój powertop na core i5 wygląda tak:

C1-SNB      5,2%
C3-SNB      2,3%
C6-SNB      0,4%
C7-SNB     74,6%

Core C3 State
[...]A core in C3 state flushes the contents of its L1 instruction 
cache, L1 data cache, and L2 cache to the shared L3 cache, while 
maintaining its architectural state. All *core clocks are stopped* at 
this point.

Core C6 State
[...] Before entering core C6, the core will save its architectural
state to a dedicated SRAM. Once complete, a core will have its voltage 
reduced to *zero volts*.

Core C7 State
[...] The core C7 state exhibits the same behavior as the core C6 state 
unless the core is the last one in the package to enter the C7 state. If 
it is, that core is responsible for flushing L3 cache ways.


> Pewnie znalazłby się przykłady na to, że i polling jest wykorzystywany
> tu i ówdzie we współczesnych sterownikach.

> Synchronous/async jest związane z faktem, że skomplikowane układy (jak
> CPU) _w ogóle_ są taktowane.  Upraszcza to projekt, unika się hazardów
> -- nie za darmo.
Działa się szybciej (w pipeline). Zmniejsza zużycie energii.

Układy synchronizowane mają tą główną zaletę, że nie masz propagacji 
zmiany do końca fanoutu, tylko do najbliższego clock-gate.

No i możesz jednym sygnałem wstrzymywać całe domeny zegarowe 
zmniejszając zużycie energii do kilku nA static current.

-- 
Pozdrawiam
Michoo